Branch data Line data Source code
1 : : /*
2 : : * logic_0.core.h - device class definitions for logic_0 module
3 : : *
4 : : * This is free software; you can redistribute it and/or modify
5 : : * it under the terms of the GNU General Public License as published by
6 : : * the Free Software Foundation; either version 2, or (at your option)
7 : : * any later version.
8 : : *
9 : : */
10 : :
11 : : #ifndef __logic_0_H__
12 : : #define __logic_0_H__
13 : :
14 [ # # ]: 0 : class logic_0 : public qucs::circuit
15 : : {
16 : : public:
17 [ # # ]: 208 : CREATOR (logic_0);
18 : :
19 : : void initDC (void);
20 : : void restartDC (void);
21 : : void calcDC (void);
22 : : void saveOperatingPoints (void);
23 : : void loadOperatingPoints (void);
24 : : void calcOperatingPoints (void);
25 : : void initAC (void);
26 : : void calcAC (nr_double_t);
27 : : void initSP (void);
28 : : void calcSP (nr_double_t);
29 : : void calcNoiseAC (nr_double_t);
30 : : void calcNoiseSP (nr_double_t);
31 : : void initTR (void);
32 : : void calcTR (nr_double_t);
33 : : void initHB (int);
34 : : void calcHB (int);
35 : :
36 : : private:
37 : : void initVerilog (void);
38 : : void calcVerilog (void);
39 : : void initModel (void);
40 : : void loadVariables (void);
41 : : void initializeModel (void);
42 : : void initializeInstance (void);
43 : : void initialStep (void);
44 : : void finalStep (void);
45 : : qucs::matrix calcMatrixY (nr_double_t);
46 : : qucs::matrix calcMatrixCy (nr_double_t);
47 : :
48 : : private:
49 : : int doHB;
50 : : int doAC;
51 : : int doTR;
52 : :
53 : : nr_double_t _freq;
54 : : nr_double_t _rhs[1];
55 : : nr_double_t _qhs[1];
56 : : nr_double_t _ghs[1];
57 : : nr_double_t _chs[1];
58 : : nr_double_t _jstat[1][1];
59 : : nr_double_t _jdyna[1][1];
60 : : nr_double_t _white_pwr[1][1];
61 : : nr_double_t _flicker_pwr[1][1];
62 : : nr_double_t _flicker_exp[1][1];
63 : : nr_double_t _charges[1][1];
64 : : nr_double_t _caps[1][1][1][1];
65 : :
66 : : // device model parameters
67 : : nr_double_t LEVEL;
68 : :
69 : : // global model variables
70 : :
71 : :
72 : :
73 : : };
74 : :
75 : : #endif /* __logic_0_H__ */
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